會議室裡安靜了幾秒，吳國華繼續翻開筆記本下一頁。
“第二類問題，功耗與電源完整性缺陷。”
他在黑板上寫了幾行數字。
KL-VU:
設計功耗2W，實測功耗3.5W，晶片溫度70℃。
KL-CU:
設計功耗1.5W，實測功耗2.8W，晶片溫度65℃。
KL-SRAM:
設計功耗0.5W，實測功耗0.8W，晶片溫度45℃。
“動態功耗超標嚴重，KL-VU的實測功耗比設計值高了75%，晶片溫度到了70度，遠超設計指標。”
他指著那行數字。
“功耗模擬用的是平均活動因子，假設所有閘電路的平均翻轉率是20%。但KL-VU的向量運算單元，執行向量指令時，256個加法器同時翻轉，活動因子接近100%。峰值功耗是平均功耗的3倍以上。”
他畫了一個電流波形的示意圖，在指令執行的瞬間有一個巨大的尖峰。
“輸出級同時翻轉時的電流尖峰，被嚴重低估了。”
台下有人問：“區域性電壓跌落的問題呢？”
“有。”吳國華又畫了一個圖，是晶片內部的電壓分佈，“KL-CU的某些區域，實測供電電壓隻有4.3伏，比標稱值低了14%。閘電路的速度下降，邏輯出錯。”
他在圖上標了幾個熱點。
“電源網路設計不合理。從電源焊盤到晶片內部的金屬線太細，電阻太大，大電流時產生明顯的壓降。模擬時假設理想電源網路，冇做IR
Drop分析。”
他又畫了一個圖，是一個寄生PNP\/NPN接麵構的示意圖。
“還有一個更嚴重的問題，閂鎖效應。”
台下安靜了。
“KL-CU有兩顆晶片在測試中突然電流驟增，從正常的50毫安跳到了200毫安，然後燒燬。切片分析發現，是閂鎖效應導致的。”
他在圖上標出了寄生結構。
“CMOS工藝中，NMOS和PMOS之間會形成一個寄生的PNPN接麵構，像一個可控矽。在特定條件下，這個寄生結構會導通，形成低阻通路，電流失控。”
他放下粉筆，看著台下。
“模擬模型中冇有寄生PNP\/NPN接麵構，無法預測閂鎖觸發條件。這個問題，設計時隻能靠經驗和規則來規避。”
宋顏在筆記本上寫了幾行字，抬起頭：“儲存晶片的問題呢？”
吳國華翻開筆記本下一頁。
“KL-SRAM，176顆流片，封裝141顆，測試通過134顆。淘汰的42顆中，失效模式分佈如下。”
他在黑板上寫了一張表：
儲存單元失效:
18顆，集中在晶圓邊緣。
地址譯碼錯誤:
9顆
保持時間不足:
7顆
讀寫乾擾:
4顆
封裝問題:
4顆
“儲存單元失效的18顆晶片，點陣圖顯示某些地址永遠讀不出正確資料。切片分析發現，失效的儲存單元集中在晶圓邊緣，光刻膠厚度不均導致的電晶體尺寸偏差。”
他在晶圓示意圖的邊緣畫了幾個叉。
“儲存單元的效能取決於電晶體尺寸、摻雜濃度的精確匹配。工藝波動導致的隨機失效，無法用模擬預測。”
他又畫了一個地址譯碼器的時序圖。
“地址譯碼錯誤的9顆晶片，問題出在譯碼器的競爭。地址切換時，譯碼器輸出端出現了短暫的錯誤地址，導致誤訪問。這個毛刺寬度隻有幾納秒，在模擬中被忽略了。”
“保持時間不足的7顆晶片，儲存單元的電荷泄漏太快。原因是儲存節點的寄生漏電比模型大了將近一倍，模擬時假設理想絕緣。”
他放下粉筆，轉過身。
“儲存晶片的失效模式非常複雜，分散式係統能做的模擬有限。很多問題，隻有流片回來實測才能發現。”
宋顏點了點頭，看向戚工：“產品中心有什麼補充的嗎？”。
戚工站起來，走到黑板前：“我來補充一些測試中心方麵的，分散式輔助係統模擬覆蓋不到的問題。”
他在黑板上寫了幾行字。
亞穩態：3顆晶片出現莫名其妙的錯誤，複現極其困難。
複位問題：2顆晶片上電後狀態機死鎖。
多時鐘域：4顆晶片跨時鐘域同步失敗。
罕見輸入序列：1顆晶片在某條極特殊的指令下宕機。
戚工指著第一行：“觸發器的輸出在時鐘沿附近變化時，會進入一種不確定的狀態。這個狀態可能在幾個納秒後穩定，也可能持續幾百納秒。模擬假設觸發器輸出永遠是穩定的，無法模擬亞穩態。”
他畫了一個觸發器的時序圖，在時鐘沿附近標了一個不確定的區域。
“測試中發現的錯誤，大概率是亞穩態導致的。概率很低，複現極難。”
他指著第二行：“上電後，複位訊號釋放的時刻和時鐘沿接近，導致觸發器進入亞穩態。模擬中通常假設複位訊號在時鐘沿之間穩定變化，冇有模擬這種邊界情況。”
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他指著第三行：“晶片內部有多個時鐘域，跨時鐘域的訊號需要同步器來消除亞穩態。實測發現，同步器的設計有缺陷，資料丟失。”
他在圖上畫了兩個時鐘域，中間加了一個同步器。
“模擬模型中的同步器是理想的，假設亞穩態傳播時間為零。實際同步器中，亞穩態可能傳播幾個納秒，導致資料錯誤。”
他指著最後一行：“KL-CU有一顆晶片，在執行某條極特殊的指令序列時宕機。我們經過極限測試，發現概率約在萬分之一，跑了幾萬條指令才觸發一次。模擬時間有限，不可能跑完所有輸入組合。”
他放下粉筆，看著台下。
“這些問題，都是分散式係統無能為力的。係統能驗證設計是否正確，但驗證不了在真實物理世界中的行為。”
陳光遠站起來，走到黑板前。
“除了以上內容，我再補充一些工藝波動與製造偏差之間的問題。”
他在黑板上畫了一個晶圓，標了幾個區域。
“這一類問題與設計無關，純屬製造環節的物理隨機性。分散式係統能做的，幾乎為零。”
他指著晶圓示意圖。
“首先是關鍵尺寸偏差。光刻後電晶體的柵長偏短或偏長，導致速度或漏電異常。晶圓邊緣的偏差比中心大了一倍。”
“其次是套刻偏差。兩層掩模的對準偏移，導致電晶體特性變化。版圖設計時預留了套刻餘量，但實際偏差超過了餘量。”
“再次是接觸孔\/通孔失效。接觸孔未完全開啟或填充不良，區域性斷路或高阻。刻蝕和沉積工藝的均勻性，係統無法預測。”
“第四是摻雜濃度波動。離子注入的劑量不均勻，導致閾值電壓漂移。擴散爐的溫度分佈和注入機的束流穩定性，係統不知道。”
“最後是氧化層厚度偏差。柵氧化層厚度不均勻，影響電晶體效能。氧化爐的氣氛和溫度曆史，係統不知道。”
他放下粉筆，轉過身。
“這幾樣是比較明顯的，其他的，還有封裝與測試引入的問題。”
他掰著手指頭數。
“鍵合線短路、斷路，封裝後晶片不工作。鍵合線電感導致過沖，輸出訊號有大的振鈴，可能誤觸發後級。熱膨脹係數失配，溫度迴圈後焊點開裂。測試向量不完整，自檢通過但實際應用中出錯。”
他看著台下：“這些問題，係統都不涉及。”
陳光遠講完後，會議室裡沉默了好一會兒。
宋顏像是在消化剛纔聽到的所有問題，過了好一會兒纔開口說話。
“各位，都聽清楚了？崑崙1第一版流片，全麵潰敗。12顆晶片，冇有一顆全好。這是事實，崑崙1是我親自帶隊設計的，我也深受打擊。”
他頓了頓，目光從每一張臉上掃過。
“但潰敗不可怕，可怕的是不知道敗在哪兒。今天我們把問題都攤開了，時序收斂、功耗、儲存、模擬死角、工藝波動、封裝測試，每一條都清清楚楚。”
“我不怕大家笑話，整合電路是新產業，我們都在摸著石頭過活，今天我們栽倒了，就要讓大家知道我們倒在哪裡，好讓大家避開這個坑。”
他站起來，走到黑板前，拿起粉筆。
“分散式輔助電路設計係統，幫我們把會不會的問題解決了。邏輯功能正確，版圖與邏輯圖一致，設計規則檢查通過。這是我們以前想都不敢想的。”
他在黑板上寫了一個“會”字。
“但現在我們要解決的是好不好。”他在旁邊寫了一個“好”字，“跑得快不快、功耗低不低、扛不扛得住高溫高壓、工藝波動來了能不能頂住。”
他放下粉筆，轉過身。
“這些問題，計算機算不出來。得靠人去調、去試、去改。”
他看著台下整合電路實驗室的13個組長。
“第二版設計，兩個月之內完成。時序收斂的問題，寄生引數提取要做，關鍵路徑要優化，時鐘樹要平衡。功耗的問題，電源網路要重新設計，輸出級的驅動能力要精確計算。儲存晶片的問題，儲存單元的尺寸要優化，邊緣區域的版圖要單獨處理。”
他看著6305廠的人。
“工藝方麵，勻膠的均勻性要提升，刻蝕的負載效應要改善，CMP的凹陷要控製。離子注入的角度要優化，氧化層的厚度均勻性要提高。”
他合上筆記本。
“各位，有冇有問題？”
“冇有。”
“好。散會。”
呂辰站起來，把筆記本揣進兜裡，正準備往外走。
宋顏叫住了他。
“小呂、錢蘭、諸葛彪，你們三個留一下。”
三個人走回桌前坐下。
宋顏看著他們，沉默了幾秒。
“分散式係統的問題，你們想過冇有？”
呂辰和錢蘭對視了一眼。
“想過。”呂辰說，“這次流片暴露出來的問題，有一半以上是模擬能力不足導致的，係統需要升級。”
宋顏點了點頭：“說說你們的想法。”
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呂辰從兜裡掏出筆記本，翻開一頁，上麵密密麻麻寫著字。
“時序模擬要升級。現在的RC模型太理想化，實際版圖的寄生引數導致延遲比模擬值大30~50%。16位加法器的進位傳遞鏈就是典型案例。”
他在紙上畫了一個簡圖。
“升級後的係統，要能提取寄生引數，從版圖幾何形狀提取電阻、電容，生成帶寄生的網表，而不是用理想導線模型。關鍵路徑延遲從猜變成算。”
“要有線負載模型，建立不同長度、不同層金屬的單位長度RC值查表，根據線長估算延遲。佈局佈線階段就能預估延遲，不用等版圖畫完。”
“標準單元時序庫，每個標準單元提供輸入轉換時間→輸出延遲 輸出轉換時間的查詢表，而不是固定延遲值，級聯延遲計算纔會更準確。”
“要有時序分析報告，自動找出所有時序路徑中最差的那幾條，標註延遲值、路徑長度、經過哪些單元，不用人工猜關鍵路徑在哪兒。”
“要有時鐘樹綜合輔助，提供時鐘樹佈線指導，估算負載、推薦緩衝器插入位置、計算各分支延遲差，減少時鐘偏斜。”
宋顏在筆記本上記著：“RC提取演演算法、時序模型，這些功能，得理論組去做！”
呂辰點點頭：“理論組做這些不難，但需要擴充午馬機的儲存容量，版圖幾何資料量很大。”
宋顏點了點頭：“繼續。”
錢蘭接過話頭：“功耗分析要升級。”
她翻開自己的筆記本。
“功耗模擬用平均活動因子，實測動態功耗比設計值高。輸出級同時翻轉時的電流尖峰被嚴重低估。”
“要能動態功耗模擬，模擬所有訊號同時翻轉的最壞情況，而不是平均情況。”
“要建立電源網格模型，計算每顆標準單元的供電電壓，發現區域性電壓不足導致的邏輯錯誤。”
“要建立輸出負載建模，精確建模I\/O引腳的匯流排負載電容，讓輸出級尺寸設計有依據，不會過大或過小。”
“要有靜態功耗分析，統計所有關斷電晶體的漏電流，發現漏電過大的單元或工藝問題。”
宋顏點了點頭：“這個也需要理論組和計量組配合。”
諸葛彪接著說：“要有溫度效應模擬。”
他點了一根菸，吸了一口：“當前模擬全在常溫下跑，根本冇考慮溫度。實際晶片工作時溫度可能到70度、85度，時序和功耗都會變。”
“要在-40℃、25℃、85℃三個溫度點跑時序模擬，提前發現高溫時序惡化、低溫效能下降的問題。還要建立溫度相關的延遲模型和漏電模型。”
宋顏在本子上記完，看著呂辰：“還有呢？”
呂辰想了想：“晶圓邊緣的晶片失效比例遠高於中心，說明模擬假設所有晶片都一樣，冇考慮工藝波動，得做工藝波動模擬。”
他頓了頓：“這需要6305廠提供工藝引數的統計分佈，理論組實現Monte
Carlo模擬演演算法，最主要的是，分佈係統需要大幅增加算力。”
他又琢磨了一下：“訊號完整性分析也要加上，串擾噪聲、電源\/地噪聲，這些都要建模。可以考慮非同步\/亞穩態分析，跨時鐘域同步、亞穩態傳播時間，這些都要有專門的檢查工具。”
諸葛彪接話道：“儲存晶片也要有專用分析，儲存單元的穩定性、讀寫乾擾、保持時間，這些需要專門的模擬模型。還有一個就是，現在的測試向量是手工寫的，覆蓋率不夠。要能自動生成高覆蓋率的測試向量。”
大家又想了一下。
錢蘭補充道：“以實現以上的技術功能，係統本身需要要升級。午馬機節點要從16台擴充套件到32台或64台。Monte
Carlo模擬、故障模擬、全晶片時序分析，都需要大量算力。中央儲存櫃要從1.2MB擴充套件到4MB或8MB。版圖資料、時序庫、工藝模型，占用的儲存空間很大。”
“還要增加磁帶機備份，每天自動備份資料庫。標準單元庫、設計資料是核心資產，不能丟。”
宋顏聽完，沉默了一會兒：“你們說的這些，我原則上同意，但有兩個現實問題。”
他看著呂辰：“第一，156廠的午馬機產線已經被星河計劃各單位死死咬住了，還有軍方的需求，一年內恐怕滿足不了我們的擴容需求。”
呂辰想了想：“擴容的事先放一放，備用儲存機櫃有兩個，先把儲存擴充套件到4MB，磁帶機備份可以先做起來。”
宋顏點了點頭：“第二，升級的優先順序，哪些先做，哪些後做？”
呂辰翻開筆記本最後一頁，拿起筆畫了一個時間軸。
“最緊急的，寄生引數提取加時序分析報告、動態功耗模擬。必須馬上做，爭取在6月前做完。”
“溫度掃描模擬可以先做25℃、85℃兩個點，-40℃的可以放一放。”
“下半年開始做標準單元時序庫、工藝角模擬、非同步介麵檢查、狀態機自啟動檢查，以及儲存單元穩定性分析。”
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“良率預測、串擾噪聲分析、自動測試向量生成、係統擴容，這些慢慢來。”
宋顏聽完，在本子上寫了幾行字，然後合上本子。
“行。錢蘭，你把需求整理成正式的任務書。呂辰、諸葛彪簽字，送到我這兒簽字，所裡蓋章，然後報計算機所。”
錢蘭點了點頭，在筆記本上飛快地記著。
諸葛彪把煙掐滅，忽然說了一句：“宋教授，我覺得應該給這個係統取個名字。”
宋顏看著他。
“這套係統幫我們設計了晶片，現在又要升級去設計更好的晶片，應該有一個正式的名稱。”
他想了想：“叫星河輔助設計係統怎麼樣？簡稱星河CAD。”
錢蘭在筆記本上寫下：星河CAD
2.0
需求清單。
宋顏看著那行字，嘴角微微動了一下，像是想笑，又冇笑出來。
“星河CAD……好。就這麼叫。”
他站起來，把本子夾在腋下。
“行了，回去乾活。任務書三天之內交給我。”
四人站起來，收拾東西往外走。
走到門口的時候，宋顏問呂辰：“小呂，這次流片失敗，你怎麼看？”
呂辰笑道：“宋教授，我覺得這是好事。”
宋顏看著他。
“這次失敗，所有暴露出來的問題，冇有邏輯功能錯誤，冇有版圖與邏輯圖不一致，冇有設計規則違規這些問題，這說明分散式係統幫我們把低階錯誤過濾掉了，這是巨大的進步，說明瞭係統的價值。”
他頓了頓：“現在暴露出來的，都是高階問題。時序收斂、功耗、訊號完整性、工藝波動、亞穩態……這些問題，當前算不出來，但我們指道問題在哪兒了，這為係統的升級指明瞭方向。”
宋顏點點頭：“你說得對，失敗是成功之母！知道問題在哪兒，成功就有了必要條件。”
四人聊著就下了樓，也冇心思在6305廠留飯。
跨上車，就回了紅星所。